Mathworks stellt neue Funktionen im HDL-Verifier zur Beschleunigung der Verifikation durch FPGA-in-the-Loop (FIL) vor.
HDL-Verifier, Bild: Mathworks
Dank der neuen FIL-Funktionen sind eine schnellere Kommunikation und eine Simulation mit höherer Taktfrequenz möglich. Systemingenieure und -entwickler können sicher verifizieren und validieren, ob ein Entwurf genau so im System arbeitet wie erwartet. Angesichts der Komplexität in der Signalverarbeitung, Bildverarbeitung und bei den Steuerungsalgorithmen unterstützt die Simulation der Hardware-Implementierung auf einer Platine die Validierung des Entwurfs in seinem Systemkontext. Der HDL-Verifier für die FIL-Verifikation automatisiert das Setup und die Verbindung von MATLAB- und Simulink-Testumgebungen mit Entwürfen, die auf FPGA-Entwicklungsplatinen ausgeführt werden. Das Release R2016b ermöglicht Ingenieuren, eine benutzerdefinierte Frequenz für ihren FPGA-Systemtakt vorzugeben – mit bis zu fünf mal schnelleren Taktfrequenzen. Entwürfe, die Overclocking-Faktoren bei der FPGA-Erstellung verwenden können von größeren Ausgabedatensätzen profitieren, die den Durchsatz erhöhen. mb
